R_Pmin

La valeur minimale des résistances de pull-up est limitée par le courant des sorties SDA et SCL (I_OL) lorsqu'elles sont à l'état LOW (V_OL) :

${\displaystyle R_{Pmin}={\frac {V_{DD}-V_{OLmax}}{I_{OL}}}}$

Pour les deux vitesses supérieures, les valeurs de I_OL ne sont pas fournies.

R_Pmax

La valeur maximale de R_P est limitée par les temps de montée et de descente.

La variation du signal est donnée par la formule :

${\displaystyle V(t)=V_{DD}\times (1-e^{-{\frac {t}{(R_{P}\times C_{B})}}})}$

Soit pour une variation de LOW = 0,3x V_DD à HIGH = 0,7x V_DD (choisie comme référence) :

• ${\displaystyle 0,3\times V_{DD}=V_{DD}\times (1-e^{-t_{1}/(R_{P}\times C_{B})})}$ → ${\displaystyle t_{1}\approx 0,3566749\times R_{P}\times C_{B}}$
• ${\displaystyle 0,7\times V_{DD}=V_{DD}\times (1-e^{-t_{2}/(R_{P}\times C_{B})})}$ → ${\displaystyle t_{2}\approx 1,2039729\times R_{P}\times C_{B}}$
• ${\displaystyle t_{r}=t_{2}-t_{1}\approx 0,8473\times R_{P}\times C_{B}}$

${\displaystyle R_{Pmax}={\frac {t_{r}}{0,8473\times C_{B}}}}$

avec t_r, le temps de montée des signaux SDA et SCL.

Condition de START

La condition de START est une transgression de la règle de codage des bits qui est utilisée par le maître pour signifier le début d'une trame.

Cette condition est caractérisée par le passage de la ligne SDA du niveau « HIGH » au niveau « LOW » pendant que la ligne « SCL » est maintenue au niveau « HIGH ».

Condition de START I²C

Octet d'adressage

Chaque esclave doit avoir une adresse unique.

Adressage sur 10 bits

Dans le cas d'un adressage sur 10 bits, il faut utiliser deux octets.

Le premier est l'octet « 11110yz0 » (comme précisé ci-dessus), les bits « yz » sont les 2 bits de poids forts de l'adresse, le bit R/W est toujours placé à 0.

Le deuxième octet est utilisé pour les 8 bits de poids faibles de l'adresse, il n'y a pas de bit R/W.

Adressage d'un esclave I²C sur 10 bits en écriture

À la suite de l'émission du premier octet, plusieurs esclaves parmi ceux ayant une adresse sur 10 bits peuvent répondre par un ACK (ceux qui ont les mêmes 2 bits de poids fort). Peu importe, à l'issue du 2^e octet, seul l'esclave auquel on s'est adressé répondra.

Le bit R/W étant toujours placé à 0, pour demander à un esclave d'écrire, à la suite de l'émission des 2 octets précédents, il faut renvoyer une condition de RESTART suivie de l'octet « 11110yz1 » (avec le bit R/W à 1), pour que l'esclave sache qu'il s'agit d'une commande de lecture.

Adressage d'un esclave I²C sur 10 bits en lecture

Acquittement

Le récepteur positionne le bit d'acquittement à :

• « ACK », en forçant la ligne SDA au niveau « LOW », pour signaler la bonne réception de l'octet, équivalent à un bit à 0,

• « NACK », en laissant la ligne SDA au niveau « HIGH », pour signaler un défaut dans la réception de l'octet, équivalent à un bit à 1.

Acquittement I²C

Si le récepteur est dans l'incapacité de recevoir l'octet, il ne positionnera pas le bit d'acquittement, et celui-ci sera de facto un NACK.

Quand le maître est le récepteur, il positionne également le bit d'acquittement à NACK pour interrompre le dialogue, avant d'envoyer la condition de STOP.

Pause (clock stretching)

À tout moment, l'esclave peut « bloquer » la ligne SCL au niveau « LOW » pour signaler qu'il est occupé.

Lorsque le maître fournit un niveau « HIGH » sur la ligne SCL, il détecte l'écrasement. Le maître doit continuer à fournir le niveau « HIGH » sur la ligne.

Lorsque l'esclave est à nouveau prêt, il libère la ligne SCL et celle-ci prend alors immédiatement le niveau « HIGH », le cycle reprend.

Pause I²C

Condition de RESTART

La condition de RESTART est une transgression de la règle de codage des bits qui est utilisée par le maître pour signifier le début d'une nouvelle trame dès la fin de la trame précédente sans passer par une condition de STOP.

La condition de RESTART est similaire à la condition de START, à cela près que la ligne SCL doit d'abord passer du niveau « LOW » au niveau « HIGH ».

Condition de RESTART I²C

Condition de STOP

La condition de STOP est une transgression de la règle de codage des bits qui est utilisée par le maître pour signifier la fin d'une trame.

Cette condition est caractérisée par le passage de la ligne SDA du niveau « LOW » au niveau « HIGH » pendant que la ligne SCL est maintenue au niveau « HIGH ».

Condition de STOP I²C

Synchronisation des horloges

La synchronisation est réalisée grâce au principe du « ET câblé » sur la ligne SCL :

• elle est maintenue à l'état « LOW » tant qu'un des maîtres la maintient à l'état « LOW »,

• elle est maintenue à l'état « HIGH » tant que tous les maîtres la maintiennent à l'état « HIGH ».

Les maîtres peuvent avoir des durées de maintien de « HIGH » et de « LOW » différentes des autres maîtres, cependant ils ne doivent commencer à compter cette durée que lorsque la ligne SCL est au niveau voulu.

Cela signifie que si un maître passe de « LOW » à « HIGH » et qu'il veut imposer le niveau « HIGH » pendant 5 ms, il ne pourra commencer ce maintien durant 5 ms que lorsque la ligne SCL sera à « HIGH », soit lorsque tous les maîtres seront à « HIGH », donc la durée du maintien peut être plus longue.

Ce mécanisme implique que, la durée de maintien de la ligne SCL :

• à l'état « LOW » est imposée par le maître ayant la durée correspondante la plus longue,
• à l'état « HIGH » est imposée par le maître ayant la durée correspondante la plus courte.

Arbitrage des maîtres

Plusieurs règles doivent être respectées par les maîtres :

• lorsqu'un maître envoie une condition de START, les autres maîtres le détectent, et se taisent jusqu'à l'émission d'une condition de STOP,

• à la suite de l'émission de la condition de STOP, le maître l'ayant émis dispose d'un délai pour écrire une nouvelle trame, s'il ne l'a pas fait à l'issue de ce délai, le bus est considéré comme libre :

• Le bus étant libre, les autres maîtres peuvent accéder au bus.
• Dans le cas particulier où plusieurs maîtres accéderaient au bus simultanément (en envoyant simultanément une condition de START), les maîtres doivent monitorer ce qu'ils écrivent sur le bus, si un niveau « HIGH » écrit est lu « LOW », c'est qu'un autre maître émet, il doit alors immédiatement interrompre sa propre transmission et attendre la condition de STOP.

Trois conclusions :

• Les messages adressés aux esclaves ayant les adresses les plus petites (avec les bits de poids forts à 0) sont prioritaires,
• En cas d'adresses identiques, l'écriture est prioritaire sur la lecture,
• En cas de collision, le message prioritaire arrive à l'esclave sans avoir été altéré.