التوازي على مستوى البت هو شكل من أشكال الحوسبة المتوازية على أساس زيادة حجم كلمة المعالج. منذ بدايات تكنولوجيا دارات التكامل الفائق (very-large-scale integration) (VLSI) في تصنيع رقائق الحاسوب في سبعينات القرن العشرين وحتى حوالي عام 1986، كانت تتم عملية التسريع في هندسة الحاسبات من خلال مضاعفة حجم كلمة الحاسوب، والتي بدورها تزيد كمية المعلومات التي يمكن للمعالج أن يعالجها في كل دورة.[1] زيادة حجم الكلمة يقلل من عدد التعليمات التي يجب على المعالج تنفيذها لأداء عملية على متغيرات حجمها أكبر من طول الكلمة. على سبيل المثال، إذا أردنا جمع رقمين صحيحين مكونين من 16 بت على معالج 8 بت، فإن المعالج يقوم بجمع أول 8 بت من كل رقم باستخدام تعليمة الجمع، ثم يجمع ثاني 8 بت مع الإعارة من العملية السابقة، وبالتالي فإن معالج 8 بت يحتاج لتعليمتين لإكمال عملية واحدة، بينما معالج 16 بت معالج سيكون قادر على إكمال العملية بتعليمة واحدة.
تاريخيا، تم استبدال المعالجات 4-بت بمعالجات 8 بت ثم 16 بت، ثم 32 بت. وبشكل عام فقد وصل هذا الاتجاه إلى نهايته مع إدخال معالجات 32 بت، التي سائدة في الحاسبات العامة لعقدين من الزمن. ولكن ليس إلى غاية وقت قريب (2003-2004)، حيث ظهرت هندسة x86-64، والتي تحوي على معالجات 64 بت وشاع استخدامها.
على المعالجات 32 بت البيانات، فإن عرض الناقل الخارجي في تزايد مستمر. على سبيل المثال، تنقل إس دي رام دي دي آر1 128 بت في كل دورة الساعة. في حين تقوم إس دي رام دي دي آر2 بنقل ما لا يقل عن 256 بت بكل دفعة.
حوالي 55 ٪ من جميع وحدات المعالجة المركزية التي تباع في العالم هي متحكمات دقيقة (microcontrollers) فئة 8 بت.[2] أقل من 10 ٪ من وحدات المعالجة المركزية التي تباع في كل العالم هي 32 بت أو أكثر.[3]
طالع أيضا
مراجع وهوامش
- Culler, David E.; Jaswinder Pal Singh and Anoop Gupta (1999). Parallel Computer Architecture - A Hardware/Software Approach. Morgan Kaufmann Publishers, p. 15. .
- [1] - تصفح: نسخة محفوظة 27 سبتمبر 2007 على موقع واي باك مشين.
- "The Two Percent Solution" by Jim Turley 2002 نسخة محفوظة 26 سبتمبر 2007 على موقع واي باك مشين.